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M
@bo 请看上一条回复
F
赞一个，在中国首开先例，加油。
R
有有没朋友找到了？可以告诉我在哪下载的吗？
X
@bo 在modelsim/questasim中采用systemverilog语言开发基于UVM验证方法学的测试平台testbench，测试起来非常方便（可以搜索一下关于IC验证工程师的相关岗位信息）
E
Video Demo
Links video demo 中文 video demo English ,sorry about poor english.
@bo 可能是文件格式不对7z上传了不能显示，zip和pdf可以
B
@eebq 赞！ 好的，没问题。 你可以先放上来，我随后把帖子转到“代码发布“栏目下
D
@bo 非常感谢，找到了！
多
关于硬件开源，真的是太难得了。这些代码不止有研究学习的价值，善于利用，也有巨大的商业价值。范老师真的让人能感受到一个学者的风采。真的希望范老师的开源项目能够真正成为产学研合作的样板。希望一些有社会责任的企业，可以和实验室形成真正的合作。
已经做好了，请到代码下载区下载吧
这个是mode decision. 后面写在另外一个模块里了，没放在md模块里面
@bytree1 目前sao没支持edge， LCU只能是64的 32的没支持，帧压缩没支持
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