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@wr115946873 需要加slice header, pps, sps等。 RTL输出的仅仅是LCU级别的码流,不带任何header信息
@fmsjtu2007 这个Demo用了部分第三方IP,不方便把代码给大家,抱歉。
@quwer 目前是这样的,我们没有专门针对灰度图做encoder,会增加一点码率吧。虽然UV都是0,还是需要编码一点信息进去。
@多多是个准瘦子 好的,有需要应用协助,可以email联系我。谢谢!
开源H.265 Encoder IP Core
H.265 Video Encoder IP Core 是开源的H.265硬件视频编码器,实现了H.265的大部分功能。它由复旦大学专用集成电路与系统国家重点实验室(State Key Lab of ASIC & System,Fudan University)视频图像处理实验室(VIP Lab)范益波教授研究团队开发完成,并开放源代码。任何组织个人可以无偿使用上述代码用于研究和生产目的,VIP Lab将会持续更新并维护H.265硬件视频编码器的开发。
演讲人
本次活动内容
活动详情
【时间】:2017年1月13日,19:00--21:00(18:30签到)
【地点】:上海浦东新区碧波路635号传奇广场3楼IC咖啡,近地铁2号线张江高科站5号口(祖冲之路松涛路)
【费用】:门票40元/位 (赠送指定饮品或甜品一份);门票60元/位(赠送指定饮品+甜品)(注:费用是IC咖啡收取并使用的,与本项目无关;IC咖啡免费提供场地)
【报名】:直接去就行
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说明
Board: TR4 link
FPGA: Stratix IV GX EP4SGX530
综合工具:Quartus
综合版本包括AXI、DDR控制器、DVI接口等外围电路。
下载
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@zhangbin_yuxuan 可以先看看书,《The H264 Advanced Video Compression Standard第二版》, 《VLSI Design for Video Coding》,后面可以看看论文、代码等。
Video Link 视频链接
http://v.qq.com/page/f/1/6/f03609q5n16.html
说明
FPGA Demo中的app程序是串行执行过程
我们采用了一个非常简化的app打包程序,因此可能在播放过程中出现一点乱码,主要原因是timestamp不匹配、场景切换与GOP不匹配等。
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