请问下这个代码可以综合成门级网表么？
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现在这个项目还有人在跟进么？这一套东西都是拿FPGA来实现和仿真对么？有没有希望做成ASIC layout
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@manucrespo 内部正在开发第二版， RTL的代码，FPGA和ASIC都可以实现的啊
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那如果实现ASIC要用什么工艺呢？你们推荐的话
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@bo 那如果先基于第一版的网表实现的话，请问SDC怎么写？就是时钟啊端口时序啊怎么弄？
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@manucrespo 可以的啊
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@manucrespo 整个设计都是同步时钟的，SDC只要约束到端口就可以了
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因为我还不熟悉你这个设计的功能，所以时钟什么的也不知道。能帮忙写个简单的时钟定义么？端口的我可以自己先加。时钟能帮我写下么？
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@bo 请看上一条回复