现在这个项目还有人在跟进么？这一套东西都是拿FPGA来实现和仿真对么？有没有希望做成ASIC layout

]]>http://www.openasic.org/topic/51/请问下这个代码可以综合成门级网表么RSS for NodeFri, 12 Jun 2026 05:33:31 GMTThu, 22 Jun 2017 06:16:05 GMT60@bo 请看上一条回复

]]>http://www.openasic.org/post/240http://www.openasic.org/post/240Mon, 26 Jun 2017 06:37:45 GMT因为我还不熟悉你这个设计的功能，所以时钟什么的也不知道。能帮忙写个简单的时钟定义么？端口的我可以自己先加。时钟能帮我写下么？

]]>http://www.openasic.org/post/239http://www.openasic.org/post/239Mon, 26 Jun 2017 06:34:01 GMT@manucrespo 整个设计都是同步时钟的，SDC只要约束到端口就可以了

]]>http://www.openasic.org/post/238http://www.openasic.org/post/238Mon, 26 Jun 2017 04:23:57 GMT@manucrespo 可以的啊

]]>http://www.openasic.org/post/237http://www.openasic.org/post/237Mon, 26 Jun 2017 04:23:18 GMT@bo 那如果先基于第一版的网表实现的话，请问SDC怎么写？就是时钟啊端口时序啊怎么弄？

]]>http://www.openasic.org/post/236http://www.openasic.org/post/236Sun, 25 Jun 2017 02:11:40 GMT那如果实现ASIC要用什么工艺呢？你们推荐的话

]]>http://www.openasic.org/post/235http://www.openasic.org/post/235Sun, 25 Jun 2017 02:08:54 GMT@manucrespo 内部正在开发第二版， RTL的代码，FPGA和ASIC都可以实现的啊

]]>http://www.openasic.org/post/234http://www.openasic.org/post/234Fri, 23 Jun 2017 16:12:26 GMT